Claude Skill
Eriemon/verilog-generator
一个用于Verilog-2001 RTL自动生成工作流的Claude Skill，支持EDA、FPGA及基于代理的硬件设计流水线。
概览
Stars149
Forks4
语言Python
最后更新2026-05-27
最近同步2026-05-27
仓库信息
拥有者Eriemon
仓库verilog-generator
完整名称Eriemon/verilog-generator
Repo ID1,233,021,136
安装这个 Skill
git clone https://github.com/Eriemon/verilog-generator.gitRegistry 信息
类型未知
质量分未知
验证状态未知
最近验证未知
项目简介
一个用于Verilog-2001 RTL自动生成工作流的Claude Skill，支持AI驱动的硬件设计与FPGA开发。
英文描述
Agent skill for Verilog-2001 RTL generation and FPGA design workflows.
要点
- 生成符合Verilog-2001标准的RTL代码
- 与EDA和FPGA工具链集成
- 支持基于代理的硬件生成工作流
- 专为codex-skill和agent-skill流水线设计
使用场景
- FPGA项目的自动RTL生成
- AI辅助的硬件设计原型开发
- 在EDA工作流中简化Verilog编码
- 数字逻辑模块的快速迭代